Rabu, 31 Mei 2017

Modul 1, Percobaan 2

Diberikan fungsi :
𝐴𝐵̅ 𝐶̅ 𝐷 + 𝐴𝐵̅𝐶̅ 𝐷 + 𝐴𝐵̅𝐷 + 𝐴 𝐵̅𝐷 + 𝐴 𝐵̅ 𝐶̅ 𝐷 + 𝐴 𝐵̅ 𝐶̅𝐷 + 𝐴𝐵̅ 𝐶̅𝐷
Dengan menggunakan Peta Karnaugh dan aljabar Boolean fungsi di atas dapat disederhanakan menjadi
𝐻 = 𝐵̅ 𝐷 + 𝐵̅𝐷 + 𝐴𝐶̅ 𝐷     &     𝐻 = 𝐵̅ 𝐷 + 𝐵̅𝐷 + 𝐴𝐵̅𝐶̅’
Keduanya dapat pula ditulis sebagai :

Prosedur percobaan :


1.  Buat rangkaian seperti gambar berikut : Diagram logika dari rangkaian yang
     menyatakan dua bentuk ekivalen dari fungsi yang telah disederhanakan ditunjukkan
     pada gambar dibawah ini. 

 

 

      Bentuk gerbang dari dua fungsi logika yang memiliki hasil yang sama.



2.  Catat hasil yang didapat tersebut dalam bentuk tabel pada jurnal. Bandingkan hasil didapat 
     dengan  persamaaan awal.Gambar Rangkaian percobaan 2



  1. Hardware [kembali]


 2. Rangkaian Simulasi [kembali]



3. Video [kembali]
       Video percobaan rangkaian Aljabar Boolean.



4. Jurnal [kembali]






5. Analisa [kembali]

Percobaan 2

H-persamaan dengan rumus   

-          H = 1.0 + 0.1 + 0.1.0 = 0
-          H = 1.0 + 0.1 + 1.1.0 = 0
-          H = 0.0 + 1.1 + 0.1.0 = 1
-          H = 0.0 + 1.1 + 1.1.0 = 1
-          H = 1.0 + 0.1 + 0.0.0 = 0
-          H = 1.0 + 0.1 + 1.0.0 = 0
-          H = 1.0 + 1.1 + 0.1.0 = 1
-          H = 0.0 + 1.1 + 1.0.0 = 1
-          H = 1.1 + 0.0 + 0.1.1 = 1
-          H = 1.1 + 0.0 + 1.1.1 = 1
-          H = 0.1 + 1.0 + 0.1.1 = 0
-          H = 0.1 + 1.0 + 1.1.1 = 1
-          H = 1.1 + 0.0 + 0.0.1 = 1
-          H = 1.1 + 0.0 + 1.0.1 = 1
-          H = 0.1 + 1.0 + 0.0.1 = 0
-          H = 0.1 + 1.0 + 1.0.1 = 0

1.      Perbandingan hasil H praktikum dengan H-persamaan.
Hasil nilai untuk H1 yang didapat dari praktikum memiliki perolehan nilai yang sama dengan H-persamaan. Dapat dikatakan bahwa percobaan sesuai prosedur, benar dan teliti. Karena, H-persamaan sesuai dengan hasil H yang dipraktikumkan.


Percobaan 5
1.      Perbandingan hasil praktikum dengan teori yang ada.
Pada percobaan yang dilakukan diperoleh bahwa bila S (B1) diberi logika 0 dan  R (B0) diberi logika 1, maka q berlogika 0, dan q’ berlogika 1. Hal ini disebut dalam keadaan set, yang mana logika 0 mengaktifkan input S, sehingga mengatur output dari q menjadi logika 1. Begitu juga dengan sebaliknya.
Bila S, dan R sama-sama diberi logika 0, maka output-nya akan berlogika terlarang, atau nilai logika q dan q’ sama-sama berlogika 1. Hal tersebut, berarti bahwa pada saat keadaan tersebut, nilai dari kedua keluaran/output menjadi tinggi.

Jika dibandingkan hasil praktikum dengan teori, maka nilai logika yang didapat dari praktikum sesuai dengan teori yang ada.


6. Link Download [kembali]

    1. Rangkaian Simulasi silahkan klik disini.
    2. Video Simulasi silahkan klik disini.
    3. File Html klik disini



Diposting oleh di Tidak ada komentar:

Modul 4, Percobaan 3


[KEMBALI KE MENU SEBELUMNYA]

 Triangle Generator




      Percobaan


  1. matikan power suplay
  2. Hubungkan probe chanel 1 osiloskop dengan V5 dan probe chanel 2 dengan V7.
  3. Hubungkan jamper sesuai dengan modul dan hidupkan power supply.
  4. Atur tampilan osiloskop sampai bentuk sinyal terlihat jelas.
  5. Tekan tombol cursor pada osiloskop dan atur posisi kursor a dan b pada 1 gelombang penuh.
  6. Catat frekuensi dan waktu 1 gelombang yang didapatkan serta simpan bentuk sinyalnya.

1. Hardware [kembali]



 
      Rangkaian Simulasi




      Video Percobaan





 4. Jurnal [kembali]
5. Analisa [kembali]




6. Link Download [kembali]

Untuk rangkaian simulasi silahkan download disini.
Untuk video percobaan silahkan download disini.


Diposting oleh di Tidak ada komentar:

Sabtu, 27 Mei 2017

Modul 2, Percobaan 5



Decoder BCD Seven Segment


Decoder BCD seven segment
1. Buatlah rangkaian seperti pada rangkaian dibawah ini.


2. Variasikan switch B0 sampai B6 sesuai dengan jurnal cek output yang
terjadi.

1. Hardware [kembali]



2. Video [kembali]
Video Percobaan


3. Jurnal  [kembali]


4. Analisa [kembali]

Percobaan 1

Analisa hasil dari percobaan berdasarkan pengertian dari Asynchronous
  • Jika input dari flip-flop berlogika 0, maka output dari flip-flop tersebut akan berlogika 1 atau aktif.
  • Input dari flip-flop merupakan output dari flip-flop sebelumnya atau dapat berupa sinyal clock.
  • Jika sinyal pada clock telah berubah selama 16 kali, maka nilai output akan menunjukan ke posisi semula.

5. Link Download [kembali]

      Untuk Video percobaan 5 silahkan download disini.
      File Html klik disini




Diposting oleh di Tidak ada komentar:

Modul 2, Percobaan 1


Asynchronous Binary Counter 4 bit dengan 4 J-K flip-flop



Prosedur Percobaan

1. Rangkai rangkaian seperti gambar dibawah ini.


2. Set Switch B0 ke logika 1, Analisa Output yang terjadi, operasi reset dapat dilakukan setiap saat
    dengan menset Switch B0 ke logika 0. Gambarkan bentuk sinyal CLK terhadap H0,H1,H2 dan H3,
    dan analisa hasil tersebut.


1. Hardware [kembali]




2. Video [kembali]
Video Percobaan


3. Jurnal  [kembali]



4. Analisa [kembali] 

Percobaan 5

Analisa fungsi dari inputan IC bin/7seg.
·      LT (Lamp Test)
Input ini berfungsi sebagai mengeset display, bila diberi logika ‘0’ maka semua keluaran dari IC ini akan berlogika ‘0’. Sehingga seven segment akan menunjukkan angka delapan (8).

·      BI /RBO  (Blanking Input/Row Blanking Output)
Input ini berfungsi sebagai mematikan keluaran dari IC. Bila diberi logika ‘0’, maka semua keluaran IC akan berlogika ‘1’ dan seven segment akan mati.

·      RBI  (Row Blanking Input)
Input ini berfungsi sebagai mematikan keluaran dari IC jika semua input berlogika ‘0’. Bila diberi logika ‘0’, diberi logika ‘1’ dan diberi logika ‘0’ maka semua keluaran IC akan berlogika ‘1’ dan seven segment akan mati.

·      Jalur input data BCD,
Input ini terdiri dari 4 line input yang mewakili 4 bit data BCD dengan sebutan jalur input A, B, C  dan D. Dimana input ini diterima dari keluaran IC 74ALS192.

·      Jalur ouput 7 segmen,

Output ini berfungsi untuk mendistribusikan data pengkodean ke penampil 7 segmen. Output dekoder BCD ke 7 segmen ini ada 7 pin yang masing-masing diberi nama a, b, c, d, e, f dan g. Dimana, output ini akan masuk ke input dari layar display 7 segmen.


5. Link Download [kembali]

      Untuk Rangkaian Simulasi silahkan download disini.
      Untuk Video percobaan 1 silahkan download disini.
      File Html klik disini

Diposting oleh di Tidak ada komentar:
Langganan: Postingan (Atom)